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3D NAND 的图形化方案|半导体行业观察
  • 发布时间:2019-09-28
  • www.princesdrawingschool.org
  • 原标题:3D NAND的图形解决方案|半导体行业观察

    本文转载自[半导体百科全书]的半导体行业观察(ID:icbank)。

    在摩尔定律的推动下,存储器和逻辑芯片半导体制造商通过提高晶体管密度来降低产品成本和性能。在NAND闪存技术中,市场的主流是3D结构而不是2D平面结构,其可以通过增加3D NAND芯片的堆叠层的数量来线性地增加存储密度。同时,图形解决方案的优化还可以提高3D NAND的有效器件密度。在本文中,我们将分析各种TCAT(太比特单元阵列晶体管)3D NAND节点阶梯和狭缝结构的优缺点,并分析它们对晶体管密度的影响。本研究中使用的协议和数据基于(或取自)TechInsights发布的逆向工程报告,建模工具为Lam Coventor SEMulator3D。

    图形解决方案对制造过程的影响

    在3D-NAND中,决定存储单元和步进面积的两个最重要的因素是狭缝间距和步进间距。传统上,可以通过减小狭缝和台阶结构的尺寸和间距来减小存储单元和台阶区域,但这对光刻、蚀刻和填充过程提出了许多挑战。例如,如果狭缝的间距减小,则通孔的间距减小,并且通孔的cd也减小,这导致通孔和虚拟通孔与基板之间的桥接。以及其他缺陷。此外,随着步长的减小,获得更好的步长均匀性和更小的尺寸误差的难度也增加。良好的工艺窗口控制是非常重要的,只有接触通孔刚好落在台阶的中心,避免与台阶侧壁上的其他字线短路。如何在不牺牲处理窗口的情况下提高晶体管密度是3d-nand技术发展的关键问题。

    为了进一步探讨这一问题,我们基于TechInsights的逆向工程报告对32P、64P和96P TCAT 3D NAND进行了建模。图1显示了32p、64p和96p节点的3d nand插槽和通道孔的俯视图,图2是横截面图,表1是建模结构的基本尺寸信息。在表1中,我们增加了更高级的节点(64/96p)、狭缝和步距以增加处理窗口。在64p和96p节点上,我们增加每个狭缝的通孔数和每个步骤的字线数。我们将讨论如何在不改变通道孔cd和螺距的情况下,通过改变图案化方案来增加存储密度。

    0x251C图1。不同节点的狭缝和通道孔的俯视图。来源:TechInsights

    图2。不同节点台阶的横截面图。来源:TechInsights

    表1.不同节点的狭缝和步骤的基本尺寸

    超细切缝图案方案

    在32P TCAT技术节点,使用位线和字线的组合,可以在任意两个狭缝之间独立地寻址每四个存储器单元中的一个。 64P和96P工艺节点使用超小型切割工艺在中间切割一排通孔,并将9行通孔分成4行左右。该超细切口将NO堆叠顶部的3层分成2个部分,对应于两个独立的弦线。通过位线,字线和字符串线的组合,每九个存储器单元中就有一个可以独立寻址。引入超细切口有三个好处:

    保存位线方向的区域。与普通狭缝相比,超细缝的尺寸较小,相邻通孔之间的间距较小;

    这个过程很难。通孔均匀性尺寸和深度更好!

    物理结构更强,因为只切割了前3层,每两个深切口之间只有9个通孔。

    然而,通过增加工艺步骤和掩模的数量可以获得这些优点。此外,横向蚀刻和沉积距离很大,使得RMG工艺更具挑战性。

    图3显示了超细切口布局设计,横截面和俯视图。图4是由SEMulator 3D建模的超细切割过程的流程图。该工艺包括两个步骤:层压后的超细缝隙曝光和蚀刻工艺,以及步骤蚀刻后的超细切口和氧化物填充工艺。

    图3,超细切口(a)布局,(b)截面图,(c)存储单元区域的俯视图,以及(d)台阶区域的俯视图。

    图4,微光照射形成过程的处理步骤

    步骤过程分析

    在3D NAND中,字线通过阶梯接触孔与背金属连接,并且每个阶梯的字线接触孔彼此分离。在32P TCAT过程中(见图2),每一步对应一个字线,而在64P和96P过程中,每一步包括四行。传统上,我们需要两个掩模来区分四条线。但是对于厚(光刻)电阻和阶梯修整,我们只用一个掩模就可以做到这一点。

    图5是64P过程的布局设计。假设位线在Y方向上,字线在X方向上。整个存储单元分为四个不同的深度,分三步(图中的绿色,红色和蓝色)。

    图5中的,(a)掩模分割和阶梯掩模的布局设计,(b)阶梯区域的俯视图,(c)截面(垂直位线方向)。

    图6是台阶形成过程的三维草图,其需要一次曝光,三次蚀刻和两次修剪。在Y方向上,通过光刻将光致抗蚀剂的边缘与狭缝或狭缝对准。每次修整在X和Y方向上消耗约740nm的光敏电阻。图7是实际芯片存储单元的步骤轮廓。它与图6中的Cut1基本相同,证明了我们模型的准确性。

    图6的。逐步层压的处理步骤

    图7,存储单元边缘的步骤轮廓。来源:TechInsights

    图8显示了形成顶部(4层)步骤后下层(16层)的形成过程。每次曝光后,它需要三次曝光,多次蚀刻和几次修剪。每次修剪消耗约670nm的光致抗蚀剂。图8中的截面图(Cut1)与图5(c)中的实际SEM图像非常相似,它显示了我们模型的准确性。应注意,光刻工艺可以是1→1。 2 - > 3 - > 2 - > 1.这种步骤整形方案可以提供多种好处,只有一个掩模可以区分四组线,另外,在X方向上也需要较少的掩模。

    图8的,步骤形成过程步骤

    在这项研究中,我们使用SEMulator 3D来构建3D NAND分割和步骤模式方案的处理模型。 SEMulator 3D虚拟制造平台提高了对这些复杂的3D-NAND集成方案和最终3D结构的理解和可视化,并提供了有效的时间和成本优化方法。回到搜狐看看更多

    责任编辑:

    2019-09-16 150 x 1778 00

    半导体产业来源观察源:

    原标题:3D NAND图形程序|半导体产业观察

    本文由ID:icbank从半导体百科全书转载而来。

    在摩尔定律的推动下,存储器和逻辑芯片半导体制造商通过提高晶体管密度来降低产品成本和性能。在NAND闪存技术中,市场的主流是3D结构而不是2D平面结构,其可以通过增加3D NAND芯片的堆叠层的数量来线性地增加存储密度。同时,图形解决方案的优化还可以提高3D NAND的有效器件密度。在本文中,我们将分析各种TCAT(太比特单元阵列晶体管)3D NAND节点阶梯和狭缝结构的优缺点,并分析它们对晶体管密度的影响。本研究中使用的协议和数据基于(或取自)TechInsights发布的逆向工程报告,建模工具为Lam Coventor SEMulator3D。

    图形解决方案对制造过程的影响

    在3D-NAND中,决定存储单元和台阶区域的两个最重要的因素是狭缝间距和步距。传统上,可以通过减小狭缝和台阶结构的尺寸和间距来减小存储器单元和台阶区域,但是对于光刻,蚀刻和填充工艺存在许多挑战。例如,如果狭缝的间距减小,则通孔的间距减小,并且通孔的CD也减小,这导致通孔与虚设通孔和基板之间的桥接。和其他缺陷。另外,随着步长减小,也增加了获得更好的阶梯均匀性和更小尺寸误差的难度。良好的工艺窗口控制非常重要,只有接触通孔才会落在台阶的中心,以避免与台阶侧壁上的其他字线短路。如何在不牺牲工艺窗口的情况下提高晶体管密度是3D NAND技术发展的关键问题。

    为了进一步探讨这一问题,我们基于TechInsights的逆向工程报告对32P、64P和96P TCAT 3D NAND进行了建模。图1显示了32p、64p和96p节点的3d nand插槽和通道孔的俯视图,图2是横截面图,表1是建模结构的基本尺寸信息。在表1中,我们增加了更高级的节点(64/96p)、狭缝和步距以增加处理窗口。在64p和96p节点上,我们增加每个狭缝的通孔数和每个步骤的字线数。我们将讨论如何在不改变通道孔cd和螺距的情况下,通过改变图案化方案来增加存储密度。

    0x251C图1。不同节点的狭缝和通道孔的俯视图。来源:TechInsights

    图2。不同节点台阶的横截面图。来源:TechInsights

    表1。不同节点的缝和台阶的基本尺寸

    超细狭缝图案方案

    在32p tcat技术节点,每四个存储单元中的一个可以使用位线和字线的组合在任意两个狭缝之间独立寻址。64p和96p进程节点使用超迷你狭缝进程在中间切割一行通孔,并将9行通孔分成左右4行。这个超精细的狭缝将no堆栈顶部的3层分成2部分,对应于两条独立的弦线。通过位线、字线和字符串线的组合,每九个内存单元中就有一个可以独立寻址。引入超细狭缝有三个好处:

    位线方向的区域被保存。与普通狭缝相比,超细狭缝尺寸更小,相邻通孔间距更小;

    这个过程很困难。通孔均匀度尺寸和深度更好!

    物理结构更坚固,因为仅切割了最上面的三层,并且每两个深缝之间只有9个通孔。

    但是,这些优点是通过增加处理步骤和掩模的数量而获得的。另外,横向蚀刻和沉积距离很大,使得RMG工艺更具挑战性。

    图3显示了超细缝布局设计,横截面和顶视图。图4是由SEMulator 3D建模的超细缝工艺的流程图。该过程包括两个步骤,层压后的超细缝暴露和蚀刻过程,以及分步蚀刻后的超精细缝和氧化物填充过程。

    图3,超细缝(a)布局,(b)截面图,(c)存储器单元区域的俯视图,以及(d)台阶区域的俯视图。

    图4,微缝形成过程的工艺步骤

    逐步过程分析

    在3D NAND中,字线通过台阶接触孔连接到背面金属,并且每个台阶的字线接触孔彼此分开。在32P TCAT过程中(参见图2),每个步骤对应一条字线,而在64P和96P过程中,每个步骤包含4条字线。传统上,我们需要2个遮罩来放置4个单词。线是分开的。但是对于厚的(光刻)电阻工艺和步进微调,我们只需要一个掩模即可。

    图5是64P流程的布局设计。我们假设位线在y方向,字线在x方向。整个存储单元通过3个步骤分为4种不同的深度(图中绿色,红色和蓝色三种颜色)。

    图5,(a)掩模拆分和台阶掩模的掩模布局,(b)台阶区域的顶视图,(c)截面图(垂直位线方向)。

    图6是台阶形成过程的三维草图,其需要一次曝光,三次蚀刻和两次修剪。在Y方向上,通过光刻将光致抗蚀剂的边缘与狭缝或狭缝对准。每次修整在X和Y方向上消耗约740nm的光敏电阻。图7是实际芯片存储单元的步骤轮廓。它与图6中的Cut1基本相同,证明了我们模型的准确性。

    图6的。逐步层压的处理步骤

    图7,存储单元边缘的步骤轮廓。来源:TechInsights

    图8显示了形成顶部(4层)步骤后下层(16层)的形成过程。每次曝光后,它需要三次曝光,多次蚀刻和几次修剪。每次修剪消耗约670nm的光致抗蚀剂。图8中的截面(cut1)与图5(c)中的实际SEM图像非常相似,显示了我们建模的准确性。应注意,光刻工艺可以是1→1。 2 - > 3 - > 2 - > 1.这种步骤整形方案可以提供多种好处,只有一个掩模可以区分四组线,另外,在X方向上也需要较少的掩模。

    图8的,步骤形成过程步骤

    在这项研究中,我们使用SEMulator 3D来构建3D NAND分割和步骤模式方案的处理模型。 SEMulator 3D虚拟制造平台提高了对这些复杂的3D-NAND集成方案和最终3D结构的理解和可视化,并提供了有效的时间和成本优化方法。回到搜狐看看更多

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